- HSE 外部晶体的范围4~16MHz，推荐8MHz。
- VDD/VDDA 的范围都是3.15~3.45V，CPLD 对电源纹波的要求相对较高。VDDA 前面加上磁珠。这部分是给PLL，ADC 等供电的。VDD33 前最好也能加磁珠。
- 除了ADC, DAC, CMP, USB，OSC, JTAG, 这些端口不能重新映射，其它数字部分端口都可以重新映射到带IO 的PIN 上。
- 芯片支持SWD 下载，使用SWDCLK（TCK）, SWDIO(TMS)，GND 即可。MCU 和CPLD共用该调试接口。建议将芯片的nRST 引出到下载器的nRSt 上。这样可以起到与问题6 同样的效果。注意：ini 里打开：upload_srst = true
- 串口下载只支持UART0, 不能重新映射。串口下载时，注意BOOT0(高)， BOOT1(低)。
- BOOT0 建议不要直接接地，而通过电阻接地。调试时，如果烧录了错误程序而导致系统异常的话，可能无法再此下载程序。此时，需要将boot0 拉高上电，这样不会再运行用户程序，这样就可以重新下载。
- MCU+CPLD 应用时，如果要用有源晶振，时钟从OSC_IN 引入。如果时纯CPLD 应用，有源时钟请从带GB 的PIN 引入。
- 上电引脚电平：
注意，其它IO 上电时是floating 状态。需要等logic 部分配置生效后，用户配置的IO上下拉才能生效。这个配置时间与logic 部分是否压缩及文件大小本身有关，一般在20~40mS 左右。如果用户对硬件电路上的上电电平有要求的话，尽量使用外加电阻实现上下拉。内部上下拉电阻的阻值大小一般在40k 左右。
9. BOOT 模式
- JTAG IO
JTAG PIN 也可以复用成IO。但是这些PIN 默认是JTAG 功能，因此当作普通IO 使用前，必须先disable。比如SYS_DisableNJTRST()、SYS_DisableJTDI()、SYS_DisableJTDO()。